Architektur
Bis zu drei Rechenkacheln, ein Steuerkern, ein Speicher, ein Bus. Hier ist das Chip-Design aus der Vogelperspektive.
Vexon-1 — Block-Diagramm
RISC-V steuert · Multi-Tile rechnet parallel · On-Chip KV-Cache merkt sich Sprachmodell-Zustände · On-Chip-Bus verbindet alles.
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Drei Kacheln rechnen gleichzeitig – bis zu drei sind heute parallel in Hardware validiert. Stilisiert: Daten kommen über AXI4 und den On-Chip-Bus in die Kacheln, der RISC-V-Kern steuert.
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Output-Stationary Dataflow
Vexon-1 nutzt ein Output-Stationary Systolic Array: Gewichte und Aktivierungen werden ins Rechen-Grid eingespeist (Broadcast), die Teilergebnisse bleiben am Ort — ohne klassischen Adder-Tree. Das unterscheidet die Architektur von Weight-Stationary-Designs und ist auf die Mathematik moderner Transformer zugeschnitten.
Wie die fünf Innovationen funktionieren
Konzeptuell erklärt — was jede Innovation tut und welchen Nutzen sie bringt. Die Implementierungs-Details bleiben unter NDA.
Sparse-Engine — Nullen überspringen
Funktion
Erkennt Null-Operanden, bevor gerechnet wird, und überspringt die Multiplikation komplett — bei bis zu rund 90 % Sparsity.
Nutzen
Weniger Energie und Latenz bei identischem Ergebnis.
Adaptive Precision — so genau wie nötig
Funktion
Schaltet autonom zwischen INT4, INT8 und INT16 um (mit Hysterese), je nachdem, wie viel Genauigkeit die Daten gerade brauchen.
Nutzen
Mehr Durchsatz pro Takt, ohne Genauigkeit zu verschenken.
Hardware-Attention — Transformer-Kern in Hardware
Funktion
Der Attention-Mechanismus inklusive Softmax läuft als dedizierte Hardware-Zustandsmaschine; Null-Scores werden herausgefiltert (Sparse-Attention-Fusion).
Nutzen
Der rechenintensivste Teil moderner Sprachmodelle läuft direkt in Hardware.
Hardware-KV-Cache — Gedächtnis on-chip
Funktion
Der Sprachmodell-Zustand (Keys und Values) liegt direkt auf dem Chip statt im langsamen externen Speicher. Auf beiden FPGA-Plattformen bit-exakt verifiziert.
Nutzen
Kein DRAM-Roundtrip, kein Cloud-Bedarf — schnelle, lokale Inferenz.
Multi-Tile — parallel statt seriell
Funktion
Mehrere Compute-Kacheln rechnen gleichzeitig. Auf dem FPGA mit bis zu drei Kacheln in Hardware validiert, jede bit-exakt. Die Kachelzahl ist ein RTL-Parameter.
Nutzen
Die Kachelzahl lässt sich an die Zielgröße des Chips anpassen.
Verifikations-Stack
Vom Verilog-RTL über Simulations-Tests, FPGA-Build, Driver, REST-API bis hin zur React-Frontend-Demo — der gesamte Stack ist in-house entwickelt und reproduzierbar.
Tiefere Architektur unter NDA
Vollständige technische Spezifikation, FSM-Details, RTL-Architektur — auf Anfrage für qualifizierte Lizenz-Interessenten verfügbar.