Was bei NeuroVexon passiert — Konferenz-Auftritte, Schutzrechte, technische Meilensteine.
2. November 2026 · FPGA-Prototyp
Seit Anfang November startet unser eigener 64-Bit-Prozessorkern, der NeuroVexon Core, ein Standard-Linux: auf unserem FPGA-Prototyp, direkt nach dem Einschalten und ohne Eingriff. Nach rund fünf Sekunden steht eine Linux-Shell bereit. In unseren Testreihen startete das System 10 von 10 Mal sauber.
Der Kern ist vollständig selbst entworfen: kein lizenzierter, kein gekaufter Prozessorkern. Er setzt Speicherverwaltung, Rechte-Ebenen und Interrupts so um, wie ein Betriebssystem es erwartet, und wurde vor dem ersten Test am Board mit Hunderten automatischer Tests gegen ein Referenzmodell geprüft. Im selben Chip-Design sitzt unsere KI-Recheneinheit Vexon-1.
Noch hilft der ARM-Teil des Entwicklungsboards beim Laden. Diesen Schritt ersetzen wir als Nächstes. Es handelt sich um einen FPGA-Prototyp, noch nicht um Silizium. Für uns ist der Meilenstein ein wichtiger Schritt zu souveräner Edge-KI, bei der wir jede Schicht verstehen und erklären können, von der Logik bis zur Shell.
August 2026 · Böblingen
In den letzten Wochen war es still um NeuroVexon — weil wir gebaut haben. Vexon-1 läuft jetzt auf einer zweiten, größeren FPGA-Entwicklungsplattform. Und zum ersten Mal nicht mehr als einzelner NPU-Kern, sondern im Verbund: mehrere Rechenkacheln parallel auf einem FPGA, jede bit-exakt gegen unser Referenzmodell.
Dazu kommen ein doppelt so großes Rechenwerk pro Kachel, ein eigener RISC-V-Steuerkern, der neue Abläufe als Firmware statt als Hardware-Änderung ermöglicht, und ein eigenes Linux-Image mit eigenem Treiber-Stack. Alle fünf Kern-Innovationen sind über den echten Treiberpfad in Hardware nachgewiesen. Ende-zu-Ende rechnet die NPU eine typische Matrixmultiplikation 4,6-mal schneller als alle vier CPU-Kerne desselben Chips zusammen — gegen eine handoptimierte Bibliothek realistisch zwei- bis dreimal.
Warum das zählt: Wer Edge-KI-Hardware einsetzt oder lizenziert, will wissen, ob ein Design mitwächst — vom kleinen Sensor bis zur Fertigungslinie. Unsere Antwort ist kein Versprechen, sondern ein Messergebnis. Der nächste Schritt heißt Silizium.
Update-Video „Vom Kern zum Verbund“ (ca. 90 Sekunden).
1. Juli 2026 · Main Stage, Messe Berlin
NeuroVexon zählte zu den Finalisten der Supernova Pitch Competition auf der GITEX Europe 2026 in Berlin — Europas größtem Tech-, Startup- und Investment-Event. Am 1. Juli 2026 präsentierten wir Vexon-1 auf der Main Stage vor internationaler Jury und Publikum und kamen unter die Top 10 der vielversprechendsten Tech-Startups.
An unserem Stand H4.2-E49 zeigten wir souveräne Edge-AI live: einen kompletten KI-Stack auf eigener Hardware, angetrieben von unserem in Deutschland entwickelten NPU-Design Vexon-1. In zahlreichen Gesprächen mit Industrie, Investoren und Partnern wurde deutlich, wie groß der Bedarf an datensouveräner KI ohne Cloud-Abhängigkeit ist.
Der eigentliche Gewinn war die Sichtbarkeit: neue Kontakte, Leads und Partnerschaften, die wir jetzt weiterverfolgen. Danke an alle, die an unserem Stand vorbeigekommen sind.
19./20. Mai 2026 · microTEC Clusterkonferenz
Am 19. und 20. Mai 2026 war NeuroVexon auf der microTEC Clusterkonferenz vertreten. Am Stand lief der Vexon-1-Prototyp live — der NPU-Block auf einem AMD Kria KV260-Board, mit eigener Edge-AI-Architektur aus RISC-V-Kontroll-Core und Multi-Tile-NPU.
In vielen Gesprächen mit Fachpublikum und potenziellen Partnern haben wir die fünf Kern-Innovationen und die Idee hinter Vexon-1 vorgestellt: Souveräne KI beginnt beim Silicon.
Serkan Bicen spricht im Startup-Slot des IT & KI Forums Ortenau (Hochschule Offenburg / microTEC Südwest) über Edge-KI direkt am Sensor: warum Datenraten im Kilohertz-Bereich lokale Verarbeitung erzwingen und was ein eigenes NPU-Design dafür leisten muss. Details zu Ort und Anmeldung folgen.
Unser eigener 64-Bit-Prozessorkern NeuroVexon Core startet nach dem Einschalten ein Standard-Linux bis zur Shell, auf dem FPGA-Prototyp und gemeinsam mit Vexon-1 in einem Chip-Design. Bericht oben.
Wir freuen uns, Adrian Schenke im Team begrüßen zu dürfen. Als Senior Technical Lead verstärkt er vor allem unser Beratungsangebot: Cloud- und Infrastruktur-Ingenieur mit Schwerpunkt Automatisierung und Systemintegration. Er verantwortet die Automatisierungs- und Infrastrukturseite unseres Software-Stacks und unterrichtet als Co-Dozent in unseren Schulungen.
Neben dem Zertifikatslehrgang „AI System Owner (IHK)“ sind jetzt vier Tagesseminare am IHK-Bildungshaus der IHK Region Stuttgart buchbar: „KI-gestützte Prozessoptimierung im Büro- und Beschaffungsalltag“ (24.+26.11.2026 / 16.+18.03.2027) und „KI im öffentlichen und sozialen Sektor“ (3.+8.12.2026 / 20.+22.04.2027) — jeweils zwei Vormittage, 9:00–12:15 Uhr.
Zweite FPGA-Plattform, mehrere NPU-Kacheln parallel, doppelt so großes Rechenwerk, eigener RISC-V-Sequencer mit Firmware — alles bit-exakt in Hardware nachgewiesen. Bericht mit Video und Bildern oben.
NeuroVexon hat es bis ins Finale der Supernova Pitch Competition auf der GITEX Europe 2026 geschafft und auf der Main Stage in Berlin gepitcht — unter den Top 10 der vielversprechendsten Tech-Startups Europas. Am Stand H4.2-E49 zeigten wir souveräne Edge-AI live auf eigener Hardware. Bericht mit Bildern und Video oben.
SUPERNOVA PITCH COMPETITION ↗Erstmals generiert ein echtes Sprachmodell (TinyLlama-1.1B) Tokens mit der Vexon-NPU im Datenpfad — der FPGA als Korrektheits-Beweis. Der Technologie-Reifegrad TRL 5 ist bestätigt, mit klarem Pfad zu TRL 6 (Q3/2026).
Der DMA-Datenpfad läuft bit-exakt (256/256); die Rechenergebnisse stimmen bit-genau mit der Referenz überein. Vier der fünf Kern-Innovationen sind zusammen mit dem Datenpfad in einem Bitstream reintegriert — Timing-Signoff bei 100 MHz, reboot-fest auf der Kria KV260.
Wir haben den FPGA-verifizierten Vexon-1-Prototyp live gezeigt — mit Demo aller fünf Kern-Innovationen und vielen Gesprächen mit Partnern. Bericht mit Bildern oben.
Sparse-Attention-Fusion, Adaptive Precision und Hardware-KV-Cache als drei separate Anmeldungen. Eintragung in 2–4 Monaten erwartet.
9 von 9 Tests auf Xilinx Kria FPGA reproduzierbar via REST-API. Sparse-Engine, Adaptive Precision, Multi-Tile, Hardware-Attention und KV-Cache hardware-bewiesen.
Über 10.000 automatisierte Simulations-Checks im Verilog-Stack erfolgreich abgeschlossen. Grundlage für die FPGA-Integration.
Multi-Tile-Compute parallel aktiv. Erster Beweis, dass die Architektur auf realer Hardware skaliert.