Vexon-1 ist ein lizenzierbares NPU-Chip-Design aus Deutschland für Edge-KI und lokale Sprachmodelle. Die Multi-Tile-Architektur kombiniert einen eigenen RISC-V-Kontrollkern mit Hardware-Attention und On-Chip-KV-Cache. Aktueller Stand: in Hardware nachgewiesen auf zwei FPGA-Plattformen (AMD Kria KV260 und Zynq UltraScale+ ZU15EG), bis zu drei Kacheln parallel, bit-exakt gegen das Referenzmodell; die ASIC-Stufe ist in Vorbereitung.

Für welche Anwendungen ist Vexon-1 gedacht?

Vexon-1 ist für Edge-AI ausgelegt: lokale Sprachmodelle ohne Cloud, DSGVO-konforme KI in Industrie-, Defense- und Public-Sector-Szenarien. Überall dort, wo Daten nicht abfließen dürfen und Souveränität, Latenz oder Verfügbarkeit kritisch sind.

Welche Lizenzmodelle bietet NeuroVexon an?

Drei Pfade: (1) IP-Lizenzierung als primäres Modell — Partner integrieren den Vexon-1-NPU-Block in ihren eigenen SoC, mit Lizenzgebühren plus Royalty pro Chip. (2) Chip-Verkauf als eigenständiges Bauteil für Kunden ohne Custom-SoC. (3) Appliance / OEM-Modul für direkten Endkunden-Einsatz. Konditionen werden vertraulich besprochen.

Was macht Vexon-1 einzigartig?

Drei als Gebrauchsmuster eingetragene Hardware-Mechanismen: Sparse-Attention-Fusion (Null-Operanden in der Attention überspringen), Adaptive Precision (automatische Umschaltung der Rechen-Genauigkeit) und Hardware-KV-Cache (On-Chip-Speicher für Sprachmodell-Zustände), ergänzt um Multi-Tile-Parallelisierung und Hardware-Attention. Alle fünf Kernmechanismen sind auf FPGA-Hardware nachgemessen. Das IP ist vollständig eigenentwickelt und lizenzierbar.

Wann ist die ASIC-Stufe geplant?

2026 H2 läuft die Skalierung: zweite FPGA-Plattform, bis zu drei Kacheln parallel, eigener RISC-V-Kontrollkern mit Firmware — in Hardware nachgewiesen. 2027 folgt die ASIC-Stufe mit ersten Foundry-Partnerschaften, 2027/28 Engineering-Samples zur Silicon-Validierung. Wir veröffentlichen keine Termine, die wir nicht halten können — verbindliche Daten folgen mit dem Foundry-Vertrag.

Wer ist Ansprechpartner für Lizenz- und Pilot-Anfragen?

Direkter Ansprechpartner ist Serkan Bicen, Geschäftsführer NeuroVexon UG. Vertrauliche Anfragen an info@neurovexon.com. Engineering und Vertrags-Verhandlung erfolgen vollständig in Deutschland — direkter Dialog, kein Ticket-System.

One platform, two paths to hardware

Around 80% of our stack — applications, API, runtime — is hardware-independent. Beneath it sits an interchangeable hardware layer: our own Vexon-1 NPU or available edge hardware.

What is the NeuroVexon platform?

A platform is more than a chip. At NeuroVexon it means the complete software stack that makes AI applications run — from the finished application through the programming interface (API) to the runtime that actually executes the AI model.

What makes it special: this stack is decoupled from the hardware. The same software runs on our own Vexon-1 NPU just as it does on available edge hardware. The customer decides how deep to go into the sovereign hardware — without having to rewrite their application.

Sovereign Edge-AI — live in action

People, vehicles and surfaces detected in real time — faces anonymized on the spot (GDPR), entirely local on your own edge hardware. No cloud.

The shared stack

The same software, independent of the underlying hardware.

ApplicationsLLM chat · Sensing · Vision · custom apps

API layerREST API · SDK

RuntimeModel execution · memory management

Driver & LinuxOwn Linux image · C++ driver · DMA

Vexon-1 NPUOwn IP · RISC-V firmware

HardwareFPGA today · ASIC in preparation

One continuous stack — from the application down to our own hardware.

Development status — honestly

What runs in production today, what is proven in hardware, and what we are working on right now.

Applications, API, runtime

In production

In use on standard hardware: assistant, vision inference, REST API and SDK.

Own Linux image + C++ driver

Verified in hardware

Own PetaLinux image with our own driver stack; DMA data path bit-exact on two FPGA platforms.

NPU firmware (RISC-V sequencer)

Verified in hardware

Complete compute flow from firmware, no RTL change. The data schedule shipped with the core is already optimised: factor 1.3 over a simple command sequence, bit-identical result.

Compiler bridge (model → NPU)

In progress

Automatic mapping of models onto the NPU — toolchain decision pending.

Complete network end to end on the NPU

In progress

Language-model tokens shown with the NPU in the data path; full networks and sensor benchmarks to follow.

An interchangeable hardware layer

SOVEREIGN IP

Vexon-1 — the sovereign depth

Our own edge NPU with a RISC-V control core and the five core mechanisms, three of them registered as utility models — fully proprietary IP with a European supply chain.

In-house hardware driver (C++) → Vexon-1 RTL kernels
Today: verified in hardware on two FPGA platforms (AMD Kria KV260, Zynq UltraScale+ ZU15EG)
Goal: ASIC manufacturing with a European foundry partner

AVAILABLE TODAY

Industry-standard edge hardware

The same NeuroVexon stack also runs on available, industry-standard edge hardware. This already delivers a ready-made AI box (appliance) today — turnkey, vendor-independent and productive right away.

Same API, same runtime
Available as a turnkey AI box / appliance — today
Vendor-independent, no lock-in

The same stack, the same API — the customer chooses the hardware depth.

Discuss platform integration

Whether your own NPU or standard edge — we'll show you how the NeuroVexon stack fits your project.

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