Vexon-1 ist ein lizenzierbares NPU-Chip-Design aus Deutschland für Edge-KI und lokale Sprachmodelle. Die Multi-Tile-Architektur kombiniert einen eigenen RISC-V-Kontrollkern mit Hardware-Attention und On-Chip-KV-Cache. Aktueller Stand: in Hardware nachgewiesen auf zwei FPGA-Plattformen (AMD Kria KV260 und Zynq UltraScale+ ZU15EG), bis zu drei Kacheln parallel, bit-exakt gegen das Referenzmodell; die ASIC-Stufe ist in Vorbereitung.

Für welche Anwendungen ist Vexon-1 gedacht?

Vexon-1 ist für Edge-AI ausgelegt: lokale Sprachmodelle ohne Cloud, DSGVO-konforme KI in Industrie-, Defense- und Public-Sector-Szenarien. Überall dort, wo Daten nicht abfließen dürfen und Souveränität, Latenz oder Verfügbarkeit kritisch sind.

Welche Lizenzmodelle bietet NeuroVexon an?

Drei Pfade: (1) IP-Lizenzierung als primäres Modell — Partner integrieren den Vexon-1-NPU-Block in ihren eigenen SoC, mit Lizenzgebühren plus Royalty pro Chip. (2) Chip-Verkauf als eigenständiges Bauteil für Kunden ohne Custom-SoC. (3) Appliance / OEM-Modul für direkten Endkunden-Einsatz. Konditionen werden vertraulich besprochen.

Was macht Vexon-1 einzigartig?

Drei als Gebrauchsmuster eingetragene Hardware-Mechanismen: Sparse-Attention-Fusion (Null-Operanden in der Attention überspringen), Adaptive Precision (automatische Umschaltung der Rechen-Genauigkeit) und Hardware-KV-Cache (On-Chip-Speicher für Sprachmodell-Zustände), ergänzt um Multi-Tile-Parallelisierung und Hardware-Attention. Alle fünf Kernmechanismen sind auf FPGA-Hardware nachgemessen. Das IP ist vollständig eigenentwickelt und lizenzierbar.

Wann ist die ASIC-Stufe geplant?

2026 H2 läuft die Skalierung: zweite FPGA-Plattform, bis zu drei Kacheln parallel, eigener RISC-V-Kontrollkern mit Firmware — in Hardware nachgewiesen. 2027 folgt die ASIC-Stufe mit ersten Foundry-Partnerschaften, 2027/28 Engineering-Samples zur Silicon-Validierung. Wir veröffentlichen keine Termine, die wir nicht halten können — verbindliche Daten folgen mit dem Foundry-Vertrag.

Wer ist Ansprechpartner für Lizenz- und Pilot-Anfragen?

Direkter Ansprechpartner ist Serkan Bicen, Geschäftsführer NeuroVexon UG. Vertrauliche Anfragen an info@neurovexon.com. Engineering und Vertrags-Verhandlung erfolgen vollständig in Deutschland — direkter Dialog, kein Ticket-System.

Roadmap

From RTL to production. Six milestones — FPGA-verified or in preparation.

2025Completed

R&D + RTL

Architecture design, first tile implementation, simulation verification. 21 hardware modules, ~4,000 lines of Verilog.

2026 H1Completed

FPGA verification

DMA data path bit-exact; TinyLlama-1.1B generates tokens with the NPU in the data path. All five core innovations verified in our own hardware (9/9 correctness tests). TRL 5 confirmed.

2026 H2Now

Scaling & firmware

Second, larger FPGA platform; up to three tiles in parallel verified in hardware, bit-exact; 32×32 compute array; our own RISC-V sequencer (new operations as firmware); our own Linux image with driver stack; 92% code coverage over the core RTL. Next: sensor benchmarks on real signal loads.

2027In preparation

ASIC stage

Foundry partnerships being evaluated. First engineering samples for validation.

2027/28Plan

Engineering samples

Bring-up on real silicon hardware, architecture validation, first license pilot agreements with industry partners.

2028+Vision

Production & Vexon-2

Volume licensees, larger tile arrays, higher frequency. First steps toward the long-term dream: our own Agentic AI Assistant on NeuroVexon hardware.

Why this roadmap is realistic

We don't publish promises we can't keep. What's marked "completed" is hardware-verified and reproducible. What's marked "in preparation" is being actively prepared with partners. What's marked "vision" is long-term — but consistent.